6678 SRIO 如何看Serdes读取和发送的数据？

TI的工程师你们好

现在正在调试6678与K7 325tFPGA之间的通信

连接方式为直连，没有交换芯片！想要完成的功能是FPGA端发送数据，DSP能够接受到即可

目前的问题是，FPGA端TX发送出BC FD FB等数据，正确的时候RX端收到的应该也是这些，这时候FPGA端的Port_initialled拉高，进入下一步；

但是目前从FPGA端收到的都是乱码（部分数据有BC FD FB等），所以导致FPGA的Port_initialled没有拉高，导致无法继续进行。

所以想问问如何看到DSP的Serdes的读取和发送的数据（并行数据），来判断两者连接是否有问题。

FPGA端使用的是Chipscope读取的GTX模块的RX和TX数据，不知道DSP端怎么看！

DSP工程使用的是  cifae_KI_STK_Deyi  里的SRIO测试程序 Loop_back模式为No_loopback 然后DSPNUM=1 即让DSP处于Slave模式

目前已经进行不下去了，这个总过不了！另外DSP在测试链路是否联通的时候也是发送BC FD FB等数据吗？（好像叫IDLE1码）