在与FPGA通信时,只单核收数srio传输正常,但是当其他核也运行时,即使只运行简单的while循环,srio传输一段时间后就会断。实在不知道什么原因,望了解的朋友指导一下!
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在与FPGA通信时,只单核收数srio传输正常,但是当其他核也运行时,即使只运行简单的while循环,srio传输一段时间后就会断。实在不知道什么原因,望了解的朋友指导一下!